刘汉诚（John H.Lau）博士，美国电气电子工程师学会（IEEE）会士、美国机械工程师学会（ASME）会士及国际微电子与封装学会（IMAPS）会士。他曾在美国加利福尼亚州惠普实验室/安捷伦公司担任资深科学家超过25年。他获得了伊利诺伊大学厄巴纳-香槟分校理论和应用力学博士学位；在半导体封装领域拥有40多年的研发和制造经验，研究领域为芯片异构集成、SiP、TSV、扇出型/扇入型晶圆级/板级封装、MEMS、mini/ micro LED、3D IC集成、SMT和焊接力学等；发表500多篇论文，发明30多项专利，举办 300多场讲座，撰写20多部教科书；获得ASME、IEEE、SME等学会颁发的多项荣誉。

1.作者刘汉诚博士是Unimicron公司CEO、IEEE/ASME/IMAPS会士，在半导体封装领域拥有40多年的研发和制造经验。

2.首本chiplet著作，内容源自工程实践，涵盖各种芯粒（chiplet）设计与异质集成封装方法，是解决芯粒设计与异质集成封装相关问题的实用指南。

3.采用彩色印刷，包含约550张彩色图片，图片清晰、精美，易于阅读理解。

核心卖点：

权威性：作者刘汉诚为国际知名封装专家，40年经验凝练。

前沿覆盖：囊括DARPA、UCIe联盟等行业动态，解读5种芯粒集成路径。

实践导向：含TSV转接板制作、翘曲控制等工艺细节，提供可落地的技术方案。

跨学科融合：整合材料学（低损耗介质）、热力学仿真、电迁移分析等多维度知识。

读者对象与使用价值：

学生（微电子/集成电路专业）：教材级理论框架+技术图谱，构建封装技术知识体系。

工程师（半导体封装/芯片设计）：解决良率提升、热管理、信号完整性等实际问题。

研究人员：获取混合键合、异质集成等前沿方向的技术趋势与创新思路。

企业管理者：洞察行业技术路线，指导产品研发与产线规划。

前　　言

现阶段至少有5种不同的芯粒（chiplet）设计与异质集成封装方法，分别是：

1）芯片分区与异质集成（由成本和技术优化驱动）；

2）芯片切分与异质集成（由成本和半导体制造良率驱动）；

3）基于积层封装基板上薄膜布线层的多系统和异质集成（2.1D IC集成）；

4）基于无硅通孔（through silicon via，TSV）转接板的多系统和异质集成（2.3D IC集成）；

5）基于TSV转接板的多系统和异质集成（2.5D、3D IC集成）。

在芯片分区与异质集成中，例如带有逻辑（logic）和输入输出（input/output，I/O）功能的SoC，被按功能划分为逻辑芯粒和I/O芯粒。这些芯粒可以通过前道芯片-晶圆（chip-on-wafer，CoW）或晶圆-晶圆（wafer-on-wafer，WoW）工艺完成堆叠（集成），然后采用异质集成技术将其组装（集成）在单个封装体的相同基板上。应该强调的是，前道工艺芯粒集成能获得更小的封装面积和更好的电气性能，不过这不是必需的。

在芯片切分与异质集成中，如逻辑芯片等SoC被切分为更小的芯粒，如逻辑1、逻辑2和逻辑3。然后通过前道CoW或WoW工艺方法进行集成（堆叠），再用异质集成技术将这些芯粒组装在单个封装体的相同基板上。同样地，芯粒的前道集成工艺也不是必需的。

在基于积层封装基板上薄膜布线层的多系统和异质集成中，例如中央处理器（central processing unit，CPU）、逻辑芯片、高带宽存储器（high bandwidth memory，HBM）等SoC是由含薄膜布线层的积层封装基板支撑的，其发展是由高密度、高性能应用场景中的性能、封装外形等因素所驱动的。

在基于无TSV转接板的多系统和异质集成中，例如CPU、逻辑芯片、HBM等SoC是由精细金属线宽（L）/线距（S）的再布线层（redistribution layer，RDL）基板（有机转接板）所支撑的，随后再安装在积层封装基板上，其发展也是由高密度、高性能应用场景中的性能、封装外形等因素所驱动的。

在基于TSV转接板的多系统和异质集成中，例如CPU、逻辑芯片、HBM等SoC是由无源（2.5D）或有源（3D）TSV转接板支撑的，随后再安装在积层封装基板上，其发展是由极高密度、极高性能应用场景中的性能、封装外形等因素所驱动的。

在接下来的几年里，我们将看到更多、更高水平的芯粒设计与异质集成封装技术，有望在提高良率、降低成本、缩短面市时间、提升性能、改善封装外形、降低功耗等方面获得进一步的优化。然而对于大多数工程师、管理者、科学家和研究者而言，这些芯粒设计与异质集成封装方法尚未被深刻理解。因此，目前无论是工业界还是学术界，都急需一本能对当前芯粒设计与异质集成封装技术进行全面讲解的书籍。《芯粒设计与异质集成封装》写作的目的就是为了让读者能快速学会解决相关问题的方法；通过阅读本书，还可以学习到在做系统层面决策时所必需的折中本质。

《芯粒设计与异质集成封装》共分为6章，它们分别是：①先进封装技术前沿；②芯片分区异质集成和芯片切分异质集成；③基于TSV转接板的多系统和异质集成；④基于无TSV转接板的多系统和异质集成；⑤芯粒间的横向通信；⑥铜-铜混合键合。

第1章介绍了半导体先进封装领域的最新进展和技术趋势。按照互连密度和电学性能，将先进封装技术分为2D、2.1D、2.3D、2.5D和3D IC集成，并分别进行了描述和讨论。同时也介绍了扇入型封装技术，例如6面模塑的晶圆级芯片尺寸封装（wafer-level chip-scale package，WLCSP）及其与常规WLCSP的对比。还介绍了扇出型封装技术，例如先上晶且面朝上（chip-first with die face-up）、先上晶且面朝下（chip-first with die face-down）、后上晶（chip-last）等技术及它们之间的主要区别。

第2章介绍了芯粒设计与异质集成封装，特别是芯片分区异质集成以及芯片切分异质集成。重点介绍了它们的优点和缺点、设计、材料、工艺以及典型实例。本章首先将简要介绍SoC以及美国国防部高级研究计划局（Defense Advanced Research Projects Agency，DARPA）在芯粒异质集成方面所做的努力。

第3章介绍了基于无源/有源TSV转接板的多系统和异质集成技术的最新进展。重点介绍了基于TSV转接板的多系统和异质集成技术的定义、分类、优点、缺点、挑战（机遇）以及多个典型实例。此外，也提出了一些建议。

第4章介绍了基于无TSV转接板的多系统和异质集成技术（2.3D IC集成）的最新进展。也介绍了2.3D IC集成（有机转接板）的一些挑战（机遇）。此外，对2.3D IC集成技术提出了一些建议。最后，将介绍有机转接板的低损耗介电材料的特性。本章一开始还将简要介绍一些扇出型封装技术的基础知识和最新进展。

第5章介绍了芯粒间的横向通信（桥连）技术。本章将介绍各种不同的桥连技术，包括嵌入在积层封装基板和扇出型封装的环氧模塑料（epoxy molding compound，EMC）中的刚性桥，以及其他应用场景下的柔性桥。本章还将简要介绍UCIe的相关内容。

第6章介绍了铜-铜混合键合的最新进展和技术趋势。重点介绍了铜-铜无凸点混合键合的定义、类型、优点、缺点、挑战（机遇）以及典型实例。此外，也会提出一些建议。本章首先将简要介绍直接铜-铜热压键合（thermocompression bonding，TCB）和直接SiO2-SiO2热压键合。

《芯粒设计与异质集成封装》面向的主要对象是以下三类专业人员：①已经活跃在或者准备从事芯粒设计与异质集成封装技术领域的专业人员；②在实际生产中遇到芯粒设计与异质集成封装技术方面的问题并想要理解和学习更多解决问题方法的技术人员；③希望为产品选择一个可靠的、创新的、高性能的、高密度的、低功耗的以及高性价比的封装方法的专业人士。《芯粒设计与异质集成封装》同样也可以作为有志成为我们电子行业、光电行业未来的领导者、科学家以及工程师的大学本科生和研究生的教科书。

我希望在芯粒设计与异质集成封装技术发展前所未有的今天，当各位在面临挑战性难题的时候，《芯粒设计与异质集成封装》可以为各位提供有价值的参考。我也希望它有助于进一步推动芯粒设计与异质集成封装技术有关的研发工作，为我们提供更多技术全面的产品。当机构或企业掌握了如何为他们的产品规划并实现芯粒设计与异质集成封装的方法，他们将有望在电子和光电子产业尽享成本、性能、功能、密度、功率、带宽、品质、尺寸以及重量多方面性能提升所带来的收益。我十分憧憬本书所提供的内容可以帮助芯粒设计与异质集成封装技术的发展破除障碍，避免无效的投入，缩短设计、材料、工艺和制造的研发周期。

John H.Lau　　

于美国加利福尼亚州帕罗奥图

前言
第1章　先进封装技术前沿1
1．1　引言1
1．2　倒装芯片凸点成型及键合/组装4
1．2．1　倒装芯片凸点成型4
1．2．2　倒装芯片键合/组装5
1．3　混合键合6
1．3．1　混合键合的一些基本原理6
1．3．2　索尼的CMOS图像传感器（CIS）混合键合6
1．3．3　台积电的混合键合9
1．3．4　英特尔的混合键合9
1．3．5　SK海力士的混合键合11
1．4　2D IC集成12
1．5　2．1D IC集成13
1．5．1　封装基板上的薄膜层13
1．5．2　嵌入有机封装基板的精细金属线宽/线距RDL桥15
1．5．3　嵌入扇出型环氧模塑料（EMC）的精细金属线宽/线距RDL桥16
1．5．4　精细金属线宽/线距RDL柔性桥18
1．6　2．3D IC集成18
1．6．1　SAP/PCB方法19
1．6．2　先上晶扇出型方法21
1．6．3　后上晶扇出型方法21
1．7　2．5D IC集成24
1．7．1　AMD/联电的2．5D IC集成24
1．7．2　英伟达/台积电的2．5D IC集成25
1．7．3　2．5D IC集成的一些近期进展26
1．8　3D IC集成28
1．8．1　3D IC封装（无TSV）28
1．8．2　3D IC集成（有TSV）31
1．9　芯粒设计与异质集成封装34
1．9．1　片上系统（SoC）34
1．9．2　芯粒设计与异质集成封装方法35
1．9．3　芯粒设计与异质集成封装的优点和缺点38
1．9．4　赛灵思的芯粒设计与异质集成封装38
1．9．5　AMD的芯粒设计与异质集成封装38
1．9．6　CEA-Leti的芯粒设计与异质集成封装41
1．9．7　英特尔的芯粒设计与异质集成封装41
1．9．8　台积电的芯粒设计与异质集成封装43
1．10　扇入型封装44
1．10．1　6面模塑的晶圆级芯片尺寸封装（WLCSP）44
1．10．2　WLCSP的可靠性：常规型与6面模塑型46
1．11　扇出型封装48
1．12　先进封装中的介质材料52
1．12．1　为什么需要低Dk和低Df的介质材料52
1．12．2　为什么需要低热膨胀系数的介质材料52
1．13　总结和建议53
参考文献57
第2章　芯片分区异质集成和芯片切分异质集成89
2．1　引言89
2．2　DARPA在芯粒异质集成方面所做的努力89
2．3　片上系统（SoC）90
2．4　芯粒设计与异质集成封装方法92
2．5　芯粒设计与异质集成封装的优点和缺点94
2．6　赛灵思的芯粒设计与异质集成封装95
2．7　AMD的芯粒设计与异质集成封装96
2．8　英特尔的芯粒设计与异质集成封装101
2．9　台积电的芯粒设计与异质集成封装108
2．10　Graphcore的芯粒设计与异质集成封装111
2．11　CEA-Leti的芯粒设计与异质集成封装112
2．12　通用芯粒互联技术（UCIe）114
2．13　总结和建议114
参考文献114
第3章　基于TSV转接板的多系统和异质集成121
3．1　引言121
3．2　硅通孔（TSV）122
3．2．1　片上微孔123
3．2．2　TSV（先通孔工艺）123
3．2．3　TSV（中通孔工艺）124
3．2．4　TSV（正面后通孔工艺）124
3．2．5　TSV（背面后通孔工艺）125
3．3　无源TSV转接板与有源TSV转接板126
3．4　有源TSV转接板的制备126
3．5　基于有源TSV转接板的多系统和异质集成（3D IC集成）126
3．5．1　UCSB/AMD的基于有源TSV转接板的多系统和异质集成126
3．5．2　英特尔的基于有源TSV转接板的多系统和异质集成126
3．5．3　AMD的基于有源TSV转接板的多系统和异质集成129
3．5．4　CEA-Leti的基于有源TSV转接板的多系统和异质集成130
3．6　无源TSV转接板的制作130
3．6．1　TSV的制作130
3．6．2　RDL的制作131
3．6．3　RDL的制作：聚合物与电镀铜及刻蚀方法132
3．6．4　RDL的制作：SiO2与铜大马士革电镀及CMP方法134
3．6．5　关于铜大马士革电镀工艺中接触式光刻的提示135
3．6．6　背面处理及组7
3．7　基于无源TSV转接板的多系统和异质集成（2．5D IC集成）139
3．7．1　CEA-Leti的SoW（晶上系统）139
3．7．2　台积电的CoWoS（基板上晶圆上芯片）139
3．7．3　赛灵思/台积电的多系统和异质集成140
3．7．4　Altera/台积电的多系统和异质集成142
3．7．5　AMD/联电的多系统和异质集成142
3．7．6　英伟达/台积电的多系统和异质集成144
3．7．7　台积电含深槽电容（DTC）的多系统和异质集成144
3．7．8　三星带有集成堆叠电容（ISC）的多系统和异质集成146
3．7．9　Graphcore的多系统和异质集成147
3．7．10　富士通的多系统和异质集成147
3．7．11　三星的多系统和异质集成（I-Cube4）147
3．7．12　三星的多系统和异质集成（H-Cube）149
3．7．13　三星的多系统和异质集成（MIoS）149
3．7．14　IBM的多系统和异质集成（TCB）149
3．7．15　IBM的多系统和异质集成（混合键合）151
3．7．16　EIC及PIC的多系统和异质集成（二维并排型）152
3．7．17　EIC及PIC的多系统和异质集成（三维堆叠型）152
3．7．18　Fraunhofer基于玻璃转接板的多系统和异质集成153
3．7．19　富士通基于玻璃转接板的多系统和异质集成153
3．7．20　Dai Nippon/AGC基于玻璃转接板的多系统和异质集成155
3．7．21　GIT基于玻璃转接板的多系统和异质集成155
3．7．22　汉诺威莱布尼茨大学/乌尔姆大学的化学镀玻璃转接板155
3．7．23　总结和建议156
3．8　基于堆叠TSV转接板的异质集成158
3．8．1　模型建立158
3．8．2　热力设计158
3．8．3　支撑片制作161
3．8．4　薄晶圆夹持163
3．8．5　模块组装164
3．8．6　模块可靠性评估165
3．8．7　总结和建议167
3．9　基于TSV转接板的多系统和异质集成167
3．9．1　基本结构167
3．9．2　TSV刻蚀及CMP170
3．9．3　热测量173
3．9．4　薄晶圆夹持173
3．9．5　微凸点成型、C2W组装和可靠性评估175
3．9．6　20μm节距微焊点的失效机理178
3．9．7　微焊点中的电迁移178
3．9．8　最终结构180
3．9．9　漏电流问题180
3．9．10　结构的热仿真及测量185
3．9．11　总结和建议186
3．10　基于TSV转接板双面集成芯片的多系统和异质集成187
3．10．1　基本结构187
3．10．2　热分析——边界条件189
3．10．3　热分析——TSV等效模型190
3．10．4　热分析——焊料凸点/底部填充料等效模型190
3．10．5　热分析——结果191
3．10．6　热力分析——边界条件193
3．10．7　热力分析——材料属性193
3．10．8　热力分析—结果194
3．10．9　TSV的制作196
3．10．10　转接板顶面RDL的制作200
3．10．11　含有顶面RDL的填铜转接板的露铜201
3．10．12　转接板底面RDL的制作201
3．10．13　转接板的无源电学特性204
3．10．14　最终组装205
3．10．15　总结和建议208
3．11　基于硅穿孔（TSH）的多系统和异质集成208
3．11．1　电学仿真及结果209
3．11．2　测试结构211
3．11．3　含UBM/ 焊盘和铜柱凸点的顶部芯片213
3．11．4　含UBM/焊盘/焊料的底部芯片214
3．11．5　TSH转接板216
3．11．6　最终组装216
3．11．7　可靠性评估218
3．11．8　总结和建议223
参考文献223
第4章　基于无TSV转接板的多系统和异质集成235
4．1　引言235
4．2　扇出型技术238
4．2．1　先上晶且面朝下238
4．2．2　先上晶且面朝上240
4．2．3　芯片偏移问题241
4．2．4　翘曲问题241
4．2．5　后上晶（先RDL）242
4．2．6　EIC和PIC器件的异质集成245
4．2．7　封装天线（AiP）245
4．3　专利问题247
4．4　基于扇出型（先上晶）封装的2．3D IC集成247
4．4．1　扇出型（先上晶）封装247
4．4．2　星科金朋的2．3D eWLB（先上晶）247
4．4．3　联发科的扇出型（先上晶）248
4．4．4　日月光的FOCoS（先上晶）248
4．4．5　台积电的InFO_oS和InFO_MS（先上晶）249
4．5　基于扇出型（后上晶）封装的2．3D IC集成250
4．5．1　NEC/瑞萨电子的扇出型（后上晶或先RDL）封装250
4．5．2　Amkor的SWIFT（后上晶）250
4．5．3　三星的无硅RDL 转接板（后上晶）250
4．5．4　台积电的多层RDL转接板（后上晶）252
4．5．5　日月光的FOCoS（后上晶）252
4．5．6　矽品科技的大尺寸扇出型后上晶2．3D255
4．5．7　Shinko的2．3D有机转接板（后上晶）255
4．5．8　三星的高性价比2．3D封装（后上晶）257
4．5．9　欣兴电子的2．3D IC集成（后上晶）257
4．6　其他的2．3D IC集成结构259
4．6．1　Shinko的无芯有机转接板259
4．6．2　英特尔的Knights Landing259
4．6．3　思科的无芯有机转接板260
4．6．4　Amkor的SLIM260
4．6．5　赛灵思/矽品科技的SLIT262
4．6．6　矽品科技的NTI262
4．6．7　三星的无TSV转接板262
4．7　总结和建议264
4．8　基于ABF的2．3D IC异质集成265
4．8．1　基本结构265
4．8．2　测试芯片267
4．8．3　晶圆凸点成型268
4．8．4 　精细金属线宽/线距/线高的RDL基板（有机转接板）268
4．8．5　积层封装基板271
4．8．6　翘曲测量271
4．8．7　混合基板273
4．8．8　最终组装275
4．8．9　有限元仿真及结果275
4．8．10　总结和建议281
4．9　基于互连层的2．3D IC集成281
4．9．1　基本结构281
4．9．2　测试芯片282
4．9．3　精细金属线宽/线距RDL转接板282
4．9．4　互连层287
4．9．5　高密度互连（HDI）印制电路板（PCB）288
4．9．6　混合转接板的最终组装288
4．9．7　混合基板的特性289
4．9．8　最终组装291
4．9．9　可靠性评估291
4．9．10　总结和建议299
4．10　2．3D IC异质集成中的低损耗介质材料的表征300
4．10．1　为什么需要低损耗介质材料300
4．10．2　原材料及其数据表301
4．10．3　样品准备302
4．10．4　法布里-珀罗开放式谐振腔（FPOR）304
4．10．5　使用Polar和ANSYS设计的测试结构309
4．10．6　测试结构制备311
4．10．7　时域反射仪（TDR）测量及结果313
4．10．8　有效介电常数（εeff）314
4．10．9　矢量网络分析仪（VNA）测量及基于仿真结果的校正315
4．10．10　总结和建议318
参考文献318
第5章　芯粒间的横向通信331
5．1　引言331
5．2　刚性桥与柔性桥333
5．3　英特尔的EMIB333
5．3．1　EMIB技术的焊料凸点335
5．3．2　EMIB基板的制备335
5．3．3　EMIB的键合挑战336
5．4　IBM的DBHi337
5．4．1　DBHi的焊料凸点337
5．4．2　DBHi的键合组装338
5．4．3　DBHi的底部填充342
5．4．4　DBHi的主要挑战344
5．5　舍布鲁克大学/IBM的自对准桥344
5．5．1　自对准桥V形槽开口的工艺流程345
5．5．2　测试结果348
5．5．3　自对准桥的主要挑战348
5．6　扇出型封装刚性桥的专利348
5．7　台积电的LSI350
5．8　矽品科技的FO-EB和FO-EB-T350
5．8．1　FO-EB351
5．8．2　FO-EB-T354
5．9　日月光的sFOCoS355
5．9．1　sFOCoS的基本结构及工艺流程355
5．9．2　FOCoS-CL的基本结构及工艺流程356
5．9．3　sFOCoS、FOCoS-CL之间的可靠性及翘曲比较357
5．10　Amkor的S-Connect358
5．10．1　含硅桥的S-Connect359
5．10．2　含模塑RDL桥的S-Connect360
5．11　IME的EFI361
5．11．1　EFI的工艺流程361
5．11．2　EFI的热学性能363
5．12　imec的硅桥363
5．12．1　imec硅桥的基本结构364
5．12．2　imec硅桥的工艺流程364
5．12．3　imec硅桥的主要挑战365
5．13　UCIe联盟365
5．14　柔性桥367
5．15　欣兴电子的混合键合桥367
5．15．1　封装基板上含C4凸点的混合键合桥368
5．15．2　芯粒晶圆上含C4凸点的混合键合桥368
5．16　总结和建议369
参考文献370
第6章　铜-铜混合键合373
6．1　引言373
6．2　直接铜-铜热压键合373
6．2．1　直接铜-铜热压键合的一些基本原理373
6．2．2　IBM/RPI的铜-铜热压键合375
6．3　直接SiO2-SiO2热压键合375
6．3．1　SiO2-SiO2热压键合的一些基本原理375
6．3．2　麻省理工学院的SiO2-SiO2热压键合377
6．3．3　Leti/飞思卡尔/意法半导体的SiO2-SiO2热压键合377
6．4　铜-铜混合键合历史的简要介绍379
6．5　铜-铜混合键合的一些基本原理379
6．6　索尼的直接铜-铜混合键合381
6．6．1　索尼的CIS氧化物-氧化物热压键合381
6．6．2　索尼的CIS铜-铜混合键合384
6．6．3　索尼的三片晶圆混合键合386
6．6．4　索尼W2W混合键合的键合强度387
6．7　SK海力士的铜-铜混合键合388
6．7．1　面向DRAM应用的混合键合388
6．7．2　键合良率的提升390
6．8　三星的铜-铜混合键合390
6．8．1　混合键合的特性390
6．8．2　焊盘结构和版图对混合键合的影响391
6．8．3　铜-铜混合键合的空洞392
6．8．4　12层存储器堆叠的CoW混合键合393
6．9　TEL的铜-铜混合键合396
6．9．1　混合键合的仿真396
6．9．2　铜的湿法原子层刻蚀397
6．10　Tohoku的铜-铜键合398
6．10．1　铜晶粒粗化398
6．10．2　铜/PI系统的混合键合401
6．11　imec的铜-铜混合键合403
6．11．1　具有铜/SiCN表面形貌的混合键合403
6．11．2　D2W混合键合404
6．11．3　混合键合的热学及机械可靠性407
6．12　CEA-Leti的铜-铜混合键合410
6．12．1　CEA-Leti/ams的无铜混合键合410
6．12．2　CEA-Leti/SET的D2W混合键合412
6．12．3　CEA-Leti/英特尔的D2W自组装混合键合413
6．13　IME的铜-铜混合键合414
6．13．1　SiO2 W2W混合键合的仿真414
6．13．2　基于SiO2的C2W混合键合的仿真418
6．13．3　铜/聚合物C2W混合键合的仿真421
6．13．4　C2W混合键合的良率提升425
6．14　英特尔的铜-铜混合键合429
6．15　Xperi的铜-铜混合键合430
6．15．1　D2W混合键合—芯片尺寸效应430
6．15．2　基于混合键合的多芯片堆叠431
6．16　应用材料的铜-铜混合键合432
6．16．1　混合键合的介质材料432
6．16．2　混合键合的开发平台434
6．17　三菱的铜-铜混合键合436
6．18　欣兴电子的混合键合437
6．19　D2W与W2W混合键合440
6．20　总结和建议440
参考文献442